设计中，FPGA与ARM采用存储器+中断的连接方式，将FPGA映射到ARM的存储空间，ARM 与FGPA的通信如同ARM对存储器写入、读取数据。此外，FPGA可以通过外部中断请求ARM处理某些事件。

地址译码模块设计

根据ARM的总线时序在FPGA中设计相应的接口程序是实现ARM 与FPGA综合设计的关键。ARM的总线读时序，当ARM要从FPGA中读取数据时，首先地址总线有效，经过时间Tacs后，段选信号nGCS有效，此时 FPGA进行地址锁存并译码产生相应模块的读使能信号，经过时间Tcos后，读信号nOE为低电平，FPGA至少要在读信号 nOE为低电平期间将数据放到数据总线上，设计中采用一个地址只能作为ARM读或者写数据地址，因此当段选信号和地址信号都有效时FPGA就将数据放到总线上，也不会产生冲突。读信号有效时间为Tacc+Tacp，之后段选信号nGCS无效，此时释放数据总线;等到ARN释放地址总线，就完成了ARM读取数据的操作。